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https://hdl.handle.net/10316/40474
Title: | Load-balancing for Parallel HEVC Video Encoding | Authors: | Rocha, Ricardo António da Silva | Orientador: | Cruz, Luís Alberto da Silva | Keywords: | Codificação de Vídeo; High-efficiency Video Coding; Ferramentas orientadas a parallelismo; Tiles; Equilíbrio de Carga; Video Coding; High-efficiency Video Coding Standard; Parallel-orientedTools; Tiles; Load-balance | Issue Date: | 26-Feb-2016 | Place of publication or event: | Coimbra | Abstract: | A norma de codificação de vídeo HEVC (High Efficiency Video Coding) surge como
sucessora da norma H.264/AVC, em resposta ao rápido aumento do volume de informação
em vídeo com resoluções HD e UHD. A nova norma inclui ferramentas para suportar implementações
paralelas, como slices, tiles e wavefront parallel processing. Este trabalho propõe
um método que ajusta automaticamente a geometria das tiles durante o processo de codificação
de vídeo, para equilibrar a distribuição de carga entre as unidades processadoras ,
num cenário em que cada tile é processada por uma unidade distinta. A solução baseia-se
em quatro métodos de estimação de complexidade e um algoritmo que ajusta dinâmicamente
as tiles de acordo com a complexidade estimada. Os resultados mostram que o método proposto
é capaz de aumentar a eficiência de paralelização, quando comparado com tiles com
tamanhos iguais, obtendo-se em média uma redução do tempo de processamento de 6.1%
com um aumento de BD-rate entre 0.82% e 1.67%. The High-efficiency Video Coding (HEVC) standard arises as the successor to the H.264/AVC standard, in response to the rapid increase in HD and UHD digital video information volume. The new standard includes tools to support parallel implementations, such as slices, tiles and wavefront parallel processing. This work proposes a method that automatically adjusts the tile geometry during the video encoding process, to balance the workload distribution among the processing units, assuming that each tile is processed by a different unit. The solution comprises four complexity estimation methods and an algorithm to dynamically adjust the tile geometry. Results show that the proposed method is able to improve the parallelization efficiency compared to the use of same-sized tiles, saving on average 6.1% of the processing time at the cost of an increase in BD-rate between 0.82% and 1.67%. |
Description: | Dissertação de Mestrado Integrado em Engenharia Electrotécnica e de Computadores apresentada à Faculdade de Ciências e Tecnologia da Universidade de Coimbra | URI: | https://hdl.handle.net/10316/40474 | Rights: | openAccess |
Appears in Collections: | UC - Dissertações de Mestrado FCTUC Eng.Electrotécnica - Teses de Mestrado |
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